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KopeiV2EX 第 75410 号会员，加入于 2014-09-28 17:47:23 +08:00 |
| 如何用 flask-whooshalchemy 做中文检索？ Flask • Kopei • 2015-05-12 22:41:40 PM |
| Heroku 网站做的好漂亮，我想要它这样的模板和字体！ 水 • Kopei • 2015-04-24 17:54:40 PM |
| 现在哪个视频网站做得好？ 调查 • Kopei • 2015-02-27 12:04:49 PM |
| [上海]大龄青年年后求 python 数据相关工作一枚 求职 • Kopei • 2015-04-13 14:23:00 PM • 最后回复来自 hiStarter | 11 |
| 初来 V2EX 贵地，特来请教一个项目方案，请大神指点一二！ 问与答 • Kopei • 2014-10-26 15:46:26 PM • 最后回复来自 yakczh | 22 |
Kopei 最近回复了
2018-01-19 22:32:29 +08:00 回复了 cnbattle 创建的主题 › JetBrains › 你们工作对 IntelliJ 全家桶依赖吗? |
感觉 pycharm 比其他的细节做得好，性能优化的也比较多
@qiayue 那该用啥达到相同效果？
@lshero 哈哈哈，真是一条财路啊！
@lshero 老玩家你好。。那么现在买不到通用网址了吧，领导想要这玩意。。
@xfspace 好像没有了
2015-08-06 19:25:09 +08:00 回复了 wh0syourda66y 创建的主题 › Python › 输入你的 JD 或者简历，预测你的薪资 |
lagou测试了几个jd，有几个没有击中提出的薪资范围哦
2015-03-21 16:20:54 +08:00 回复了 sennes 创建的主题 › 硬件 › FPGA 开发板(教材)讨论 |
板子是自己做的吗？自己做的板子话，那么应该对硬件电路都比较了解了，有什么接口电路，需要什么时序。写代码的流程一般是这样的：
1. 确定需求
2. 画大的逻辑框图（对应.vhd或.v文件），也就是数据流图，可以用visio
3. 画每个框图的时序图，建议用timegen这个软件
4. 开始写代码
5. 写管脚约束，综合
6. 写testbench，modelsim仿真
我觉得VHDL比Verilog结构清晰。
关于开发板： FPGA+ARM组成的SOC感觉蛮爽的，也有点门槛。
1. 确定需求
2. 画大的逻辑框图（对应.vhd或.v文件），也就是数据流图，可以用visio
3. 画每个框图的时序图，建议用timegen这个软件
4. 开始写代码
5. 写管脚约束，综合
6. 写testbench，modelsim仿真
我觉得VHDL比Verilog结构清晰。
关于开发板： FPGA+ARM组成的SOC感觉蛮爽的，也有点门槛。
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